Не забывайте, что I2C или SMB - несущий протокол, инкапсулирующий протоколы более высокого уровня. Общение по I2C с AT24C64 будет отличаться от общения с AT24C512 в части аппаратной слэйв-адресации и в части адресации конкретных ячеек памяти. Но все это будет все тот же I2C. Программная модель нашего ШИМ, обращение к которой реализуется путем SMBus (I2C), отличная от SEEPROM, но это все тот же "квадрат". И напоследок опять процитирую:
System power good input. When this pin is high, the SVI interface is active and I2C protocol is running (см. стр. 10 ).
И
SVI WIRE Protocol
The SVI wire protocol is based on the I2C bus concept. Two
wires (serial clock (SVC) and serial data (SVD)), carry
information between the AMD processor (master) and VR
controller (slave) on the bus. The master initiates and
terminates SVI transactions and drives the clock, SVC,
during a transaction. The AMD processor is always the
master and the voltage regulators are the slaves. The slave
receives the SVI transactions and acts accordingly. Mobile
SVI wire protocol timing is based on high-speed mode I2C.
See AMD Griffin
Найдите специфические отличия.
Если уж Вас цитата из даташита не убеждает, то я умываю руки.
maco Начальная комбинация VID'ов
Ок, принято.
Ну а так что там в bootblock-е? Есть что-то 32-разрядное? Что, для примера? Может вы имеете в виду 32-разрядные регистры, или экстендеры для адресации свыше 1М ?
Не забывайте, что I2C или SMB - несущий протокол, инкапсулирующий протоколы более высокого уровня. Общение по I2C с AT24C64 будет отличаться от общения с AT24C512 в части аппаратной слэйв-адресации и в части адресации конкретных ячеек памяти. Но все это будет все тот же I2C. Программная модель нашего ШИМ, обращение к которой реализуется путем SMBus (I2C), отличная от SEEPROM, но это все тот же "квадрат". И напоследок опять процитирую:
System power good input. When this pin is high, the SVI interface is active and I2C protocol is running (см. стр. 10 ).
И
SVI WIRE Protocol
The SVI wire protocol is based on the I2C bus concept. Two
wires (serial clock (SVC) and serial data (SVD)), carry
information between the AMD processor (master) and VR
controller (slave) on the bus. The master initiates and
terminates SVI transactions and drives the clock, SVC,
during a transaction. The AMD processor is always the
master and the voltage regulators are the slaves. The slave
receives the SVI transactions and acts accordingly. Mobile
SVI wire protocol timing is based on high-speed mode I2C.
See AMD Griffin
Найдите специфические отличия.
Если уж Вас цитата из даташита не убеждает, то я умываю руки.
maco
Начальная комбинация VID'ов
Ок, принято.
Ну а так что там в bootblock-е? Есть что-то 32-разрядное? Что, для примера? Может вы имеете в виду 32-разрядные регистры, или экстендеры для адресации свыше 1М ?