Доброе утро. По поводу комплектующих. Делал на том,

Доброе утро. По поводу комплектующих. Делал на том, что было под рукой. Но в проекте не это главное. Важен корректно работающий механизм Target устройства (правда сильно 'кастрированный' - без базовых адресных регистров, без нормальной фазы конфигурации и т.д.), не вешающий систему на каком-нибудь 26 POST коде. Ничего не мешает, отказавшись от функции измерения частоты шины, повторить проект на железе Мисячного (заменить в нем верилоговский PCICORE.TDF на мой pci_main.vhd и немного 'подрихтовать'). Теперь по поводу содержимого архива. Плата разведена под проект, находящийся в папке 'MainProg (Without Step and PortSel)'. Выбор адреса порта (80h или 84h) на самом деле есть, но сигнал не выведен на ножку (в плис сидит на GND). Кому надо, я думаю сделают. Проект из папки 'MainProg (Step Edition)' не разводился по выводам (не хватало емкости плис), поэтому сигнал STOP#, изначально разведенный на 35 ножку плис был заведен на 36-й вывод (вот почему на фотографии плата порезана). Также отрезаны неиспользуемые мной сигналы LOCK# (которому нужен еще сигнал GNT#), PERR# и SERR#, но указанные в проекте Мисячного. Кроме того, свободная 70-я ножка притянута к Vcc сопротивлением килоом этак 3-10 и к ней подключена кнопка, замыкающаяся на GND, для пошагового прохождения процедур POST. Те, кто хочет измерять мегагерцы шины, могут взять (или собрать) генератор на меньшую частоту и, допустим, отказаться от десятых долей. Этим можно разгрузить плис. Естественно придется корректировать модули PCI_CLK и LED_BLINK.